T 플립플롭에서 'T'는 '토글'이라는 용어를 정의합니다. ~ 안에 SR 플립플롭 에서는 중간 상태 발생을 피하기 위해 '토글' 또는 '트리거' 입력이라는 단일 입력만 제공합니다. 이제 이 플립플롭은 토글 스위치로 작동합니다. 현재 상태 출력의 보수로 다음 출력 상태가 변경됩니다. 이 프로세스를 '토글링''이라고 합니다.
'JK 플립플롭'을 변경하여 'T 플립플롭'을 구성할 수 있습니다. 'T 플립플롭(T Flip Flop)'은 입력이 하나만 있으며, JK 플립플롭 . 이 단일 입력을 T라고 합니다. 간단히 말해서 'JK 플립플롭'을 변환하여 'T 플립플롭'을 구성할 수 있습니다. 때로는 'T 플립플롭'을 단일 입력 'JK 플립플롭'이라고도 합니다.
'T-Flip Flop'의 블록 다이어그램은 T가 '토글 입력'을 정의하고 CLK가 클록 신호 입력을 정의하는 경우 제공됩니다.
T 플립플롭 회로
'T 플립플롭'을 형성하는 데 사용되는 두 가지 방법은 다음과 같습니다.
- 출력 피드백을 'SR Flips Flop'의 입력에 연결합니다.
- T와 Q의 XOR 연산을 수행한 후 얻은 출력을 전달합니다.이전D 플립플롭의 D 입력으로 출력됩니다.
건설
'T 플립플롭'은 AND 게이트의 출력을 'SR 플립플롭'의 NOR 게이트에 입력으로 전달하여 설계되었습니다. 'AND' 게이트의 입력, 현재 출력 상태 Q 및 그 보수 Q'는 각 AND 게이트로 다시 전송됩니다. 토글 입력은 AND 게이트에 입력으로 전달됩니다. 이 게이트는 클럭(CLK) 신호에 연결됩니다. 'T 플립플롭'에서는 좁은 트리거의 펄스열이 토글 입력으로 전달되어 플립플롭의 출력 상태가 변경됩니다. 'SR 플립플롭'을 이용한 'T 플립플롭'의 회로도는 아래와 같습니다.
'D플립플롭'을 이용하여 'T플립플롭'을 구성한 것이다. D 플립플롭에서는 T 입력과 출력 'Q'를 XOR 연산한 후 출력한다.이전'가 D 입력으로 전달됩니다. 'D 플립플롭'을 이용한 'T-플립플롭'의 논리회로는 다음과 같다.
D 플립플롭의 가장 간단한 구성은 JK 플립플롭입니다. 'JK 플립플롭'의 두 입력은 모두 단일 입력 T로 연결됩니다. 아래는 'JK 플립플롭'으로 구성된 T 플립플롭의 논리 회로입니다.
T 플립플롭의 진리표
출력 Q To가 0으로 설정되면 위쪽 NAND 게이트가 활성화되고 아래쪽 NAND 게이트가 비활성화됩니다. 플립플롭을 '설정 상태(Q=1)'로 만들면 트리거가 플립플롭의 S 입력을 전달합니다.
출력 Q가 1로 설정되면 위쪽 NAND 게이트가 비활성화되고 아래쪽 NAND 게이트가 활성화됩니다. 트리거는 플립플롭의 R 입력을 전달하여 플립플롭을 리셋 상태(Q=0)로 만듭니다.
T-플립플롭의 작동
T 플립플롭의 다음 상태는 T 입력이 false 또는 0으로 설정된 경우의 현재 상태와 유사합니다.
- 토글 입력이 0으로 설정되어 있고 현재 상태도 0이면 다음 상태도 0이 됩니다.
- 토글 입력이 0으로 설정되고 현재 상태가 1이면 다음 상태는 1이 됩니다.
플립플롭의 다음 상태는 토글 입력이 1로 설정되었을 때의 현재 상태와 반대입니다.
- 토글 입력이 1로 설정되고 현재 상태가 0이면 다음 상태는 1이 됩니다.
- 토글 입력을 1로 설정하고 현재 상태가 1이면 다음 상태는 0이 됩니다.
'T 플립플롭'은 수신 트리거에 의해 설정 및 재설정 입력이 교대로 변경될 때 토글됩니다. 'T 플립플롭'은 출력 파형의 전체 사이클을 완료하기 위해 두 개의 트리거가 필요합니다. 'T 플립플롭'에서 생성되는 출력 주파수는 입력 주파수의 절반입니다. 'T 플립플롭'은 '주파수 분배 회로'로 작동합니다.
'T Flip Flop'에서는 이전 상태가 정의된 경우에만 인가된 트리거 펄스에서의 상태가 정의됩니다. 'T플립플롭'의 가장 큰 단점이다.
'T 플립플롭'은 'T 플립플롭'이 IC로 제공되지 않기 때문에 'JK 플립플롭', 'SR 플립플롭', 'D 플립플롭'으로 설계가 가능하다. 'JK 플립플롭'을 이용한 'T 플립플롭'의 블록도는 아래와 같습니다.
